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ALTERA 2C5 CYCLONE-II FPGA實(shí)驗(yàn)箱
該設(shè)備以ALTERA CYCLONE-II FPGA為主處理器，配以存儲器、ADC/DAC、RS232/RS422/I C/SPI/PS2等串行通信總線、LCD/LED/數(shù)碼管/VGA接口等顯示設(shè)備以及音頻/蜂鳴器/日歷/溫度/紅外等電路。
同時，設(shè)備配備了EMOD擴(kuò)展接口，增加了實(shí)驗(yàn)的多樣性與創(chuàng)新性。
上海皮賽電子有限公司
2021-02-01
ALTERA 2C5 CYCLONE-II FPGA學(xué)習(xí)板
EMOD擴(kuò)展模塊是由上海皮賽電子有限公司設(shè)計(jì)、生產(chǎn)的一系低速外圍應(yīng)用電路模塊。
上海皮賽電子有限公司
2021-02-01
ALTERA 5CEFA2 CYCLONE-V FPGA實(shí)驗(yàn)箱
該設(shè)備以ALTERA CYCLONE-V FPGA為主處理器，配以存儲器、ADC/DAC、RS232/RS422/I C/SPI/PS2等串行通信總線、LCD/LED/點(diǎn)陣管/數(shù)碼管/VGA接口等顯示設(shè)備以及音頻/蜂鳴器/日歷/溫度/紅外等電路。同時，設(shè)備配備了EMOD擴(kuò)展接口，增加了實(shí)驗(yàn)的多樣性與創(chuàng)新性。
上海皮賽電子有限公司
2021-02-01
XILINX 6SLX25 SPARTAN-6 FPGA實(shí)驗(yàn)箱
XILINX 6SLX25 SPARTAN-6 FPGA教學(xué)實(shí)驗(yàn)箱以XILINX SPARTAN-6 FPGA為主處理器，配以存儲器、ADC/DAC、RS232/RS422/I C/SPI/PS2等串行通信總線、LCD/LED/點(diǎn)陣管/數(shù)碼管/VGA接口等顯示設(shè)備以及音頻/蜂鳴器/日歷/溫度/紅外等電路。同時，設(shè)備配備了EMOD擴(kuò)展接口，增加了實(shí)驗(yàn)的多樣性與創(chuàng)新性。
上海皮賽電子有限公司
2021-02-01
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多鐵BiFeO3薄膜反鐵磁序應(yīng)變調(diào)控機(jī)制
BiFeO3薄膜反鐵磁序的研究是理解磁電耦合效應(yīng)和實(shí)現(xiàn)電場控制磁性的前提，然而觀測反鐵磁結(jié)構(gòu)實(shí)驗(yàn)手段有限，薄膜中多個鐵彈疇的存在進(jìn)一步使其分析更為困難。因此，BiFeO3薄膜反鐵磁結(jié)構(gòu)及其應(yīng)變調(diào)控的物理機(jī)制一直還存在爭議。 研究發(fā)現(xiàn)應(yīng)變可大幅度調(diào)控反鐵磁磁矩朝向，且在大的拉應(yīng)變作用下反鐵磁磁矩朝向與鐵電極化的垂直關(guān)系被打破，結(jié)合第一性原理揭示應(yīng)變對反鐵磁序的調(diào)控是由Dzyaloshinskii-Moriya（DM）相互作用和單離子各向異性間相互競爭導(dǎo)致；該工作打破了之前一般認(rèn)為的Bi
哈爾濱工業(yè)大學(xué)
2021-04-14
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一種基于正負(fù)序快速識別的動態(tài)鎖相同步方法
本發(fā)明公開了一種基于正負(fù)序快速識別的動態(tài)鎖相同步方法， 包括下述步驟：獲得三相交流電壓的離散瞬時值；將離散瞬時值進(jìn)行 Clark 變換，得到兩相α-β靜止坐標(biāo)系下的電壓空間矢量；根據(jù)最近 3 次電壓空間矢量獲得相鄰兩次采樣的電角度差；根據(jù)電角度差和最近 3 次電壓空間矢量獲得正序分量的識別相位和負(fù)序分量的識別相位； 對正序分量的識別相位和負(fù)序分量的識別相位分別進(jìn)行鎖相處理，獲 得正、負(fù)序分量的鎖相相位；獲得正序分量的鎖相相位與識別相位之 間的第一誤差，以及負(fù)序分量的鎖相相位與識別相位之間的第二誤差；
華中科技大學(xué)
2021-04-14
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一種污染土壤的序批式修復(fù)方法及裝置
項(xiàng)目簡介 本成果是一種污染土壤的序批式修復(fù)方法及裝置,屬于污染土壤修復(fù)技術(shù)領(lǐng)域。裝222 置包括電化學(xué)修復(fù)池、管式混合器、修復(fù)電極、卡槽、陰極區(qū)控制閥、陽極區(qū)控制閥和 穿孔管。將污染土壤置于修復(fù)池內(nèi)，調(diào)整體系的電化學(xué)參數(shù)，土壤中的污染物在電場作 用下遷移到電極處，并通過氧化還原反應(yīng)去除，運(yùn)行結(jié)束后，可進(jìn)行下一輪的土壤修復(fù) 工作。該成果操作方便、結(jié)構(gòu)簡單、運(yùn)行穩(wěn)定高效。 性能指標(biāo) （1）運(yùn)行穩(wěn)定高效，通過電場遷移和氧化還原作用可以有效去除污染物，通過控
江蘇大學(xué)
2021-04-14
基于 FPGA 和多核 DSP 的圖像傳輸及處理系統(tǒng)
本發(fā)明公開了一種基于 FPGA 和多核 DSP 的圖像傳輸及處理系統(tǒng)，包括 PC、PCI 橋、雙通道切換開關(guān)、FPGA、多核 DSP、晶振、電源以及兩存儲器；PC 通過 PCI 橋連接 FPGA，F(xiàn)PGA 連接雙通道切換開關(guān)，雙通道切換開關(guān)連接兩存儲器和 DSP，DSP 通過 HPI 接口連接 FPGA，電源分別連決 FPGA 和 DSP；PC 將圖像數(shù)據(jù)通過 PCI 橋傳送到 FPGA，F(xiàn)PGA 對圖像數(shù)據(jù)進(jìn)行 FIFO 緩存。本發(fā)明通過乒乓的方式將連續(xù)圖像數(shù)據(jù)在兩存儲器之間輪番交替存儲并交替送至
華中科技大學(xué)
2021-04-14
一種基于 FPGA 實(shí)現(xiàn)光纖高速實(shí)時通信的裝置
本發(fā)明公開了一種基于 FPGA 實(shí)現(xiàn)光纖高速實(shí)時通信的裝置， 包括應(yīng)用層、傳輸層和物理層，傳輸層包括由發(fā)送端和接收端構(gòu)成的 FPGA 內(nèi)核控制模塊，發(fā)送端包括接收并緩存應(yīng)用層數(shù)據(jù)的第一存儲模塊、根據(jù)應(yīng)用層同步周期完成數(shù)據(jù)成幀發(fā)送的發(fā)送端控制器和對數(shù) 據(jù)編碼并發(fā)送至物理層的編碼模塊;接收端包括從物理層接收數(shù)據(jù)并 解碼的解碼模塊、完成數(shù)據(jù)解幀接收并將從物理層接收的 10 位串行數(shù) 據(jù)流中恢復(fù)出的時鐘作為接收端工作時鐘，通過同步字符中間對齊方 式
華中科技大學(xué)
2021-04-14
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一種基于 FPGA 的多功能電子鐘系統(tǒng)
本實(shí)用新型涉及了一種電子鐘系統(tǒng)，尤其是涉及一種基于 FPGA 的多功能電子鐘系統(tǒng)。該系統(tǒng)以 FPGA 為平臺進(jìn)行電路的設(shè)計(jì)與實(shí)施，實(shí)施電路主要包含了數(shù)字鐘、LCD 顯示、音頻、鬧鐘、整點(diǎn)報(bào)時、 校準(zhǔn)模塊。設(shè)計(jì)實(shí)現(xiàn)了電子鐘的秒、分、時、周、日、月、年、節(jié)日的計(jì)數(shù)顯示，校準(zhǔn)功能，鬧鐘功能， 整點(diǎn)報(bào)時功能且可根據(jù)白天和夜晚改變音量，白天音量較高，提醒明顯，晚上音量較低，避免打擾休息， 功能豐富，人性化，便利了人們的生活。
武漢大學(xué)
2021-04-14