基于超陡擺幅器件的極低功耗物聯(lián)網芯片
隨著集成電路的發(fā)展,功耗問題越來越成為制約的瓶頸問題。特別是在即將到來的萬物互聯(lián)智能時代,物聯(lián)網、生物醫(yī)療、可穿戴設備和人工智能等新興領域更加追求極低功耗,尤其是極低靜態(tài)功耗。面向未來龐大的物聯(lián)網節(jié)點應用的需求,極低功耗器件及其電路芯片受到越來越多的關注。受玻爾茲曼限制,傳統(tǒng)晶體管的亞閾擺幅存在理論極限,這一限制是阻礙器件功耗降低的關鍵因素,基于傳統(tǒng)CMOS晶體管的集成電路已經無法滿足物聯(lián)網節(jié)點等對極低功耗的需求。 本項目基于標準CMOS工藝研制新型超陡擺幅隧穿器件,并進一步研發(fā)具有極低功耗的物聯(lián)網節(jié)點芯片。新型超陡擺幅隧穿器件采用有別于傳統(tǒng)晶體管的量子帶帶隧穿機制,可突破亞閾擺幅極限,同時獲得比傳統(tǒng)晶體管低2個量級以上的關態(tài)電流性能,具備極其優(yōu)越的低靜態(tài)功耗性能。通過超陡亞閾擺幅器件及電路技術的研究和突破,可促進我國物聯(lián)網芯片產業(yè)的發(fā)展,顯著提高物聯(lián)網節(jié)點的工作時間,具有重要的應用價值。
北京大學
2021-02-01