研發階段/n主要研究設計可擴展至1024 核的眾核智能處理器架構。研究面向智能處理的 存儲一致性模型;研究異構智能處理器的非對稱片上網絡;研究超大規模智能任務 的核間分割;研究多智能處理任務的動態調度;研究眾核智能處理器的層次化物理 設計;研究存算一體化的眾核智能芯片結構;研究智能處理器芯片的異構并行;研 究多智能芯片的高速片間互聯。到2020年,以實現人工神經網絡智能計算速度和能 效的指數性增長為目標,取得超大規模人工神經網絡芯片架構、智能芯片指令集、 新型智能編程語言及編譯器、自主智能算法等方面
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